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The Power of Assertions in SystemVerilog

Auflage 2010. 166 schwarz-weiße und 166 farbige Abbildungen, 22 schwarz-weiße Tabellen. Sprache: Englisch.
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This book is the result of the deep involvementof the authors in the development of EDA tools, SystemVerilog Assertion standardization, and many years of practical experience. One of the goals of this book is to expose the oral knowhow circulated amo … weiterlesen
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Produktdetails

Titel: The Power of Assertions in SystemVerilog
Autor/en: Eduard Cerny, Surrendra Dudani, John Havlicek, Dmitry Korchemny

ISBN: 1441965998
EAN: 9781441965998
Auflage 2010.
166 schwarz-weiße und 166 farbige Abbildungen, 22 schwarz-weiße Tabellen.
Sprache: Englisch.
Springer-Verlag GmbH

22. Oktober 2010 - gebunden - XVII544

Beschreibung

This book is the result of the deep involvementof the authors in the development of EDA tools, SystemVerilog Assertion standardization, and many years of practical experience. One of the goals of this book is to expose the oral knowhow circulated among design and veri?cation engineers which has never been written down in its full extent. The book thus contains many practical examples and exercises illustr- ing the various concepts and semantics of the assertion language. Much attention is given to discussing ef?ciency of assertion forms in simulation and formal veri?- tion. We did our best to validate all the examples, but there are hundreds of them and not all features could be validated since they have not yet been implemented in EDA tools. Therefore, we will be grateful to readers for pointing to us any needed corrections. The book is written in a way that we believe serves well both the users of SystemVerilog assertions in simulation and also those who practice formal v- i?cation (model checking). Compared to previous books covering SystemVerilog assertions we include in detail the most recent features that appeared in the IEEE 1800-2009 SystemVerilog Standard, in particular the new encapsulation construct "checker" and checker libraries, Linear Temporal Logic operators, semantics and usage in formal veri?cation. However, for integral understanding we present the assertion language and its applications in full detail. The book is divided into three parts.

Inhaltsverzeichnis

Opening.- SystemVerilog Language and Simulation Semantics Overview.- Assertions.- Assertion Statements.- Basic Properties.- Basic Sequences.- Assertion System Functions and Tasks.- Let Sequence and Property Declarations Inference.- Advanced Properties.- Advanced Sequences.- to Assertion Based Formal Verification.- Formal Verification and Models.- Clocks.- Resets.- Procedural Concurrent Assertions.- An Apology for Local Variables.- Mechanics of Local Variables.- Recursive Properties.- Coverage.- Debugging Assertions and Efficiency Considerations.- Formal Semantics.- Checkers and Assertion Libraries.- Checkers.- Checkers in Formal Verification.- Checker Libraries.- Future Enhancements.

Portrait

30 years: Professor at Concordia U. and Universite de Montreal, McGill Uiniversity, 25 years Consultant to Nortel (Ottawa) and others in testability, modeling, verification.1 year: Design Verification (formal tools), Nortel, Billerica, MA7 years - current: R&D Synopsys, Marlborough, MAMember and past Chair of IEEE P1800 SV-AC committee
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